等離子邏輯板故障表現(等離子邏輯板故障現象)

前沿拓展：

芯片要達成所需功能，從設計、制造到封裝的每一步都很關鍵。隨著集成電路尺寸不斷微縮，晶體管的時序窗口不斷縮小。先進工藝邏輯集成電路制造中，工藝波動對晶體管工作時序窗口造成的影響越來越大，因此芯片在設計時就必須要考慮芯片的可制造性。

設計完成的版圖進人工廠首先要進行檢查，查找會對生產帶來困難或者根本不可能制造出來的圖形，并進行合理調整。進入制造階段，對成熟成套工藝來說，芯片的良率會很快上升，甚至可能一次流片良率就能達標。但對處于開發階段的工藝來說，良率上升會是一個漫長的過程，時間跨度可能達數個季度，甚至更久。下面介紹邏輯集成電路制造中良率的概念，以及良率提高的過程， 并討論plasma設備等離子體蝕刻工藝對良率提升的關鍵作用。

半導體生產制造的每個環節，都有可能引起產品的失效。在制造廠從晶圓下線到制造完成，一般會經歷幾百道工藝，制造廠關心的是在一片晶圓上有多少個晶粒符合出貨要求，良率就是量化這個能力的指標。例如一片晶圓上有1000個晶粒，有900個晶粒通過了電學性能測試，那么這片晶圓的良率就是90%。同一個批次(lot)中的25片晶圓，由于位置、順序等細微的區別，良率也會不一樣，但一般不會有大的差異。

良率也會隨著生產線上機臺參數隨時間的漂移而產生波動，有時一個大的偏差(variation)或異常(excursion)會導致良率驟降。長期穩定在高水平的良率是一條生產線成熟的標志。

對于工藝引起的器件失效，按照失效特征可以分為參數性(parametric）和功能性(functional)失效。參數性失效指器件電參數不優化而達不到設計要求，例如額定工作電壓下芯片工作頻率過低，靜態時功耗超出額定范圍等，習慣上稱之為軟失效(soft fail)，功能性失效指器件功能喪失，某些電學參數根本無法測出，如存儲器讀寫失敗，邏輯電路的運算結果錯誤等，習慣上稱之為硬失效(hard fail）。參數性失效主要跟器件的各項物理參數有關，例如柵極尺寸，有源區尺寸，有源區摻雜濃度等。

蝕刻是定義器件尺寸、厚度、形貌的關鍵工藝，對參數性失效影響很大，例如由于機臺維護不當而導致柵極尺寸出現大的偏差，就會產生良率損失，功能性失效往往是由晶圓上的缺陷引起，缺陷包括晶圓上的物理性異物、化學性污染、圖形缺陷、晶格缺陷等。Plasma設備等離子體蝕刻作為半導體制造中的關鍵工藝對功能性失效也有很大影響，例如反應腔室掉落顆粒物在晶圓表面導致蝕刻被阻擋，蝕刻時間不夠導致通孔與下層金屬斷路等。

從這里可以看出，邏輯集成電路良率提升基本可以分為兩部分，一部分是器件部門通過實驗選擇合理的器件參數，另一部分是工藝部門優化解決整個流程上各種缺陷，而工藝整合部門將上面兩部分的工作整合在一起而達到目標。

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